2-to-1 multiplexerSolutionmodule top_module(
input a, b, sel,
output out );
assign out = sel ? b : a;
endmodule
2-to-...
阅读全文...
Verilog 学习笔记（7）：Basic Gates
本节是一些练习巩固的习题。WireSolutionmodule top_module (
input in,
output out);
assign out = in;
endmoduleGNDGND（Ground）： “地线”...
阅读全文...
阅读全文...
Verilog 学习笔记（6）：More Verilog Features
Conditional ternary operatorposedgeposedge 是 Verilog 中用于检测信号上升沿的关键字，表示信号从低电平变为高电平的瞬间。非阻塞赋值非阻塞赋值的特性执行机制并发执行：非阻塞赋值在当前时间步的所有语句计算完成...
阅读全文...
阅读全文...
Verilog 学习笔记（5）：Procedures
Always blocks (combinational)Solution// synthesis verilog_input_version verilog_2001
module top_module(
input a,
input b...
阅读全文...
阅读全文...
Verilog 学习笔记（4）：Modules Hierarchy
ModulesThe code for module mod_a looks like this:module mod_a ( input in1, input in2, output out );
// Module body
endmodul...
阅读全文...
阅读全文...
Verilog 学习笔记（3）：Vectors
Vectorsmodule top_module (
input wire [2:0] vec,
output wire [2:0] outv,
output wire o2,
output wire o1,
o...
阅读全文...
阅读全文...
Verilog 学习笔记（2）：Basics
其实在教程的每页都给出了详细的讲解，我将做些强调和补充。Simple wire特性assign 语句always 块赋值对象只能赋值给 wire只能赋值给 reg触发方式连续触发（右侧信号变化时）事件触发（如时钟边沿、电平变化）适用场景组合逻辑（如门电路...
阅读全文...
阅读全文...
Verilog 学习笔记（1）：Getting Started
Getting Startedmodule top_module( output one );
// Insert your code here
assign one = 1;
endmoduleOutput Zeromodule top_m...
阅读全文...
阅读全文...
