Verilog 学习笔记（6）：More Verilog Features
发表于 2025-07-09 | 更新于 2025-07-09 | 信息时代 | 作者: | 0条评论 | 阅读量:230
Conditional ternary operatorposedgeposedge 是 Verilog 中用于检测信号上升沿的关键字，表示信号从低电平变为高电平的瞬间。非阻塞赋值非阻塞赋值的特性执行机制并发执行：非阻塞赋值在当前时间步的所有语句计算完成...
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Verilog 学习笔记（5）：Procedures
发表于 2025-07-08 | 更新于 2025-07-08 | 信息时代 | 作者: | 0条评论 | 阅读量:143
Always blocks (combinational)Solution// synthesis verilog_input_version verilog_2001 module top_module( input a, input b...
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Verilog 学习笔记（4）：Modules Hierarchy
发表于 2025-07-07 | 更新于 2025-07-07 | 信息时代 | 作者: | 0条评论 | 阅读量:139
ModulesThe code for module mod_a looks like this:module mod_a ( input in1, input in2, output out ); // Module body endmodul...
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Verilog 学习笔记（3）：Vectors
发表于 2025-07-06 | 更新于 2025-07-06 | 信息时代 | 作者: | 0条评论 | 阅读量:161
Vectorsmodule top_module ( input wire [2:0] vec, output wire [2:0] outv, output wire o2, output wire o1, o...
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Verilog 学习笔记（2）：Basics
发表于 2025-07-05 | 更新于 2025-07-06 | 信息时代 | 作者: | 0条评论 | 阅读量:142
其实在教程的每页都给出了详细的讲解，我将做些强调和补充。Simple wire特性assign 语句always 块赋值对象只能赋值给 wire只能赋值给 reg触发方式连续触发（右侧信号变化时）事件触发（如时钟边沿、电平变化）适用场景组合逻辑（如门电路...
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Verilog 学习笔记（1）：Getting Started
发表于 2025-07-05 | 更新于 2025-07-06 | 信息时代 | 作者: | 0条评论 | 阅读量:112
Getting Startedmodule top_module( output one ); // Insert your code here assign one = 1; endmoduleOutput Zeromodule top_m...
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Verilog 学习笔记（0）：概述
发表于 2025-07-05 | 更新于 2025-07-12 | 信息时代 | 作者: | 0条评论 | 阅读量:117
Verilog 是基础的硬件描述语言（HDL），是完成复杂硬件系统设计必备工具。 Verilog 在线习题练习网站 HDLBits 前置知识： C、数字逻辑电路 参考书籍： 《Verilog 数字系统设计教程（第三版）》（夏...
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含参变量的积分
发表于 2025-06-17 | 更新于 2025-06-17 | 数脉寻踪 | 作者: | 0条评论 | 阅读量:236
积分限为常数的含参变量的积分当 $f(x,y)\in C(D),\ D=\{(x,y)|a\leqslant x\leqslant b,c\leqslant y\leqslant d\}$ 时，对任意 $y\in [c,d]$，定积分 $$I(y)=\...
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Gokong
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Gokong / 2025-05-31 10:28
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Typecho / 2025-05-30 16:36
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