信息时代

Verilog 学习笔记（5）：Procedures
更新于 2025-07-08 | 分类: 信息时代 | | 0条评论
Always blocks (combinational)Solution// synthesis verilog_input_version verilog_2001 module top_module( input a, input b...

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Verilog 学习笔记（4）：Modules Hierarchy
更新于 2025-07-07 | 分类: 信息时代 | | 0条评论
ModulesThe code for module mod_a looks like this:module mod_a ( input in1, input in2, output out ); // Module body endmodul...

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Verilog 学习笔记（3）：Vectors
更新于 2025-07-06 | 分类: 信息时代 | | 0条评论
Vectorsmodule top_module ( input wire [2:0] vec, output wire [2:0] outv, output wire o2, output wire o1, o...

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Verilog 学习笔记（2）：Basics
更新于 2025-07-06 | 分类: 信息时代 | | 0条评论
其实在教程的每页都给出了详细的讲解，我将做些强调和补充。Simple wire特性assign 语句always 块赋值对象只能赋值给 wire只能赋值给 reg触发方式连续触发（右侧信号变化时）事件触发（如时钟边沿、电平变化）适用场景组合逻辑（如门电路...

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Verilog 学习笔记（1）：Getting Started
更新于 2025-07-06 | 分类: 信息时代 | | 0条评论
Getting Startedmodule top_module( output one ); // Insert your code here assign one = 1; endmoduleOutput Zeromodule top_m...

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Verilog 学习笔记（0）：概述
更新于 2025-07-12 | 分类: 信息时代 | | 0条评论
Verilog 是基础的硬件描述语言（HDL），是完成复杂硬件系统设计必备工具。 Verilog 在线习题练习网站 HDLBits 前置知识： C、数字逻辑电路 参考书籍： 《Verilog 数字系统设计教程（第三版）》（夏...

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练习用Logisim手搓全加器和全减器
更新于 2025-07-12 | 分类: 信息时代 | | 0条评论
Logisim概要Logisim 是一个用于设计和模拟数字逻辑电路的工具。它提供了一个简单的工具栏界面和电路仿真功能，使得学习逻辑电路的基本概念变得简单易懂。Logisim 允许用户从较小的子电路构建更大的电路，并通过鼠标拖动来绘制电线束。基本逻辑符号首...

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Gokong
在自由原野上奔跑，于璀璨星河里穿行。
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Gokong / 2025-05-31 10:28
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Typecho / 2025-05-30 16:36
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